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目录1

第1章 FPGA/CPLD简介1

1.1 可编程逻辑设计技术简介1

1.1.1 可编程逻辑器件发展简史1

1.1.2 可编程逻辑器件分类2

1.2 FPGA/CPLD的基本结构3

1.2.1 FPGA的基本结构3

1.2.2 CPLD的基本结构7

1.2.3 FPGA和CPLD的比较9

1.3 FPGA/CPLD的设计流程10

1.4 FPGA/CPLD的常用开发工具14

1.5 下一代可编程逻辑设计技术展望18

1.5.1 下一代可编程逻辑器件硬件上的四大发展趋势18

1.5.2 下一代EDA软件设计方法发展趋势24

1.6 小结27

1.7 问题与思考28

第2章 Altera FPGA/CPLD的结构29

2.1 Altera高密度FPGA29

2.1.1 主流高端FPGA——Stratix29

2.1.2 内嵌高速串行收发器的FPGA——Stratix GX51

2.1.3 新一代90nm高端FPGA——Stratix Ⅱ55

2.2.1 主流低成本FPGA——Cyclone58

2.2 Altera低成本FPGA58

2.2.2 新一代低成本FPGA——Cyclone Ⅱ63

2.3 Altera的CPLD器件68

2.3.1 主流的CPLD——MAX 3000A68

2.3.2 CPLD的革命——MAX Ⅱ70

2.4 小结72

2.5 问题与思考73

第3章 Altera Quartus Ⅱ开发流程75

3.1 Quartus Ⅱ软件综述75

3.1.1 Quartus Ⅱ软件的特点及支持的器件75

3.1.2 Quartus Ⅱ软件的工具及功能简介76

3.1.3 Quartus Ⅱ软件的用户界面78

3.2 设计输入81

3.2.1 设计输入方式83

3.2.2 设计规划84

3.2.3 设计输入文件实例84

3.2.4 设计约束86

3.3　综合91

3.3.1 使用Quartus Ⅱ软件集成综合91

3.3.2 控制综合92

3.3.3 综合实例96

3.4.1 设置布局布线参数98

3.3.4 第三方综合工具98

3.4　布局布线98

3.4.2 布局布线实例102

3.4.3 增量布局布线103

3.4.4 反标保留分配103

3.5　仿真104

3.5.1 指定仿真器设置105

3.5.2 建立矢量源文件106

3.5.3 仿真实例109

3.6.1 建立编程文件112

3.6　编程与配置112

3.5.4 第三方仿真工具112

3.6.2 器件编程和配置114

3.7　小结116

3.8　问题与思考116

第4章 Altera的IP工具117

4.1　IP的概念、Altera的IP117

4.1.1 IP的概念117

4.1.2 Altera可提供的IP118

4.1.3 Altera IP在设计中的作用120

4.2　使用Altera的基本宏功能121

4.2.1 定制基本宏功能122

4.2.2 实现基本宏功能126

4.2.3 设计实例129

4.3　使用Altera的IP核132

4.3.1 定制IP核132

4.3.2 实现IP核137

4.3.3 设计实例137

4.4 小结138

4.5　问题与思考139

第5章 Quartus Ⅱ的常用辅助设计工具141

5.1 I/O分配验证141

5.1.2 I/O分配验证流程142

5.1.1 I/O分配验证功能简介142

5.1.3 用于I/O分配验证的输入145

5.1.4　运行I/O分配验证146

5.2 功率分析148

5.2.1 Excel-based功率计算器148

5.2.2 Simulation-based功率估算150

5.3　RTL阅读器151

5.3.1 RTL阅读器简介151

5.3.2 RTL阅读器用户界面152

5.3.3 原理图的分页和模块层次的切换153

5.3.4 过滤原理图154

5.3.6 在原理图中查找节点或网线156

5.3.5 将原理图中的节点定位到源设计文件156

5.3.7 使用RTL阅读器分析设计中的问题157

5.4　SignalProbe及SignalTap Ⅱ逻辑分析器157

5.4.1 SignalProbe157

5.4.1 SignalTap Ⅱ逻辑分析器160

5.5 时序收敛平面布局规划器（Timing Closure Floorplan）166

5.5.1 使用Timing Closure Floorplan分析设计167

5.6 Chip Editor底层编辑器173

5.6.1 Chip Editor功能简介173

5.5.2 使用Timing Closure Floorplan优化设计173

5.6.2 使用Chip Editor的设计流程174

5.6.3 Chip Editor视图175

5.6.4 资源特性编辑器177

5.6.5 Chip Editor的一般应用181

5.7 工程更改管理（ECO）181

5.7.1 ECO简介182

5.7.2 ECO的应用范围182

5.7.3 ECO的操作流程183

5.7.4 使用Change Manager查看和管理更改184

5.9 问题与思考185

5.7.5 ECO验证185

5.8 小结185

第6章 编程与配置187

6.1 配置Altera FPGA187

6.1.1 配置方式187

6.1.2 主动串行（AS）193

6.1.3 被动串行（PS）196

6.1.4 快速被动并行（FPP）198

6.1.5 被动并行异步（PPA）199

6.1.6 JTAG配置方式201

6.1.7 ByteBlaster Ⅱ下载电缆202

6.1.8 配置芯片204

6.2　配置文件和软件支持204

6.2.1 软件支持204

6.2.2 配置文件206

6.3　单板设计及调试注意事项209

6.3.1 配置的可靠性210

6.3.2 单板设计要点210

6.3.3 调试建议211

6.4　小结213

6.5　问题与思考213

7.1 MAX+PLUS Ⅱ与Quartus Ⅱ的功能比较215

第7章 MAX+PLUS Ⅱ过渡到Quartus Ⅱ215

7.2 转换MAX+PLUS Ⅱ设计217

7.2.1 改变GUI风格217

7.2.2 转换MAX+PLUS Ⅱ工程218

7.2.3 查看新工程219

7.2.4 导入MAX+PLUS Ⅱ配置文件220

7.3　编辑工程221

7.3.1 修改设计芯片221

7.3.2 设置编译选项223

7.4 编译224

7.4.1 运行编译器224

7.4.2 查看工程结构226

7.4.3 编译报告227

7.5 时序分析228

7.5.1 时序设置228

7.5.2 运行时序分析器229

7.5.3 时序分析指定路径230

7.5.4 时序约束布局器232

7.6　仿真233

7.6.1 功能仿真233

7.6.2 时序仿真234

7.6.3 查看仿真报告235

7.8　问题与思考236

7.7 小结236

第8章 第三方EDA工具237

8.1 第三方EDA工具综述237

8.1.1 NativeLink与WYSIWYG237

8.1.2 3种EDA工具的使用流程238

8.1.3 Quartus Ⅱ支持的第三方工具238

8.2　仿真的概念与ModelSim仿真工具240

8.2.1 仿真简介240

8.2.2 仿真的切入点241

8.2.3 ModelSim仿真工具的不同版本243

8.2.4 ModelSim的图形用户界面243

8.2.5 ModelSim的基本仿真步骤254

8.2.6 使用ModelSim进行功能仿真259

8.2.7 使用ModelSim进行时序仿真263

8.2.8 ModelSim仿真工具高级应用265

8.3 综合的概念与Synplify/Synplify Pro综合工具275

8.3.1 Synplify/Synplify Pro的功能与特点275

8.3.2 Synplify Pro的用户界面281

8.3.3 Synplify Pro综合流程284

8.3.4 Synplify Pro的其他综合技巧305

8.4　小结317

8.5 问题与思考317