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第1章序言1

1.1现代数字设计1

1.2使用硬件描述语言进行设计1

1.2.1设计自动化1

1.2.2什么是SystemVerilog2

1.2.3什么是VHDL2

1.2.4仿真2

1.2.5综合3

1.2.6可重用性3

1.2.7验证4

1.2.8设计流程5

1.3CMOS技术6

1.3.1逻辑门6

1.3.2ASIC（专用集成电路）和FPGA（现场可编程门阵列）7

1.4可编程逻辑12

1.5电气属性14

1.5.1噪声容限14

1.5.2扇出15

总结16

参考资料17

练习题17

第2章组合逻辑设计18

2.1布尔代数18

2.1.1值18

2.1.2操作符18

2.1.3逻辑门的真值表18

2.1.4布尔代数的定律20

2.1.5德摩根定理20

2.1.6香农扩展定理20

2.2逻辑门20

2.3组合逻辑设计22

2.3.1逻辑最小化23

2.3.2卡诺图24

2.4时序26

2.5数字码29

2.5.1整数29

2.5.2定点数29

2.5.3浮点数29

2.5.4文字数字字符30

2.5.5格雷码30

2.5.6奇偶校验位31

总结31

参考资料32

练习题32

第3章使用SystemVerilog门模型描述的组合逻辑33

3.1模块和文件33

3.2标识符、空格和注释34

3.3基本门模型35

3.4简单的网表35

3.5逻辑值36

3.6连续赋值语句37

3.6.1SystemVerilog操作符37

3.7延迟38

3.8参数39

3.9测试平台40

总结41

参考资料41

练习题41

第4章组合逻辑构件42

4.1多路选择器42

4.1.1 2选1多路选择器42

4.1.2 4选1多路器43

4.2译码器43

4.2.12到4译码器43

4.2.2参数化的译码器44

4.2.3七段译码器46

4.3优先编码器47

4.3.1无关项和唯一性问题47

4.4加法器48

4.4.1功能模型48

4.4.2逐位进位加法器48

4.4.3任务49

4.5奇偶校验器50

4.6三态缓冲器51

4.6.1多值逻辑51

4.7组合逻辑块的测试平台52

总结53

参考资料53

练习题53

第5章时序逻辑块的SystemVerilog模型54

5.1锁存器54

5.1.1SR锁存器54

5.1.2D锁存器55

5.2触发器56

5.2.1由跳变沿触发的D触发器56

5.2.2异步置位与复位56

5.2.3同步置位/复位和时钟使能57

5.3JK触发器和T触发器59

5.4寄存器和移位寄存器60

5.4.1多比特寄存器60

5.4.2移位寄存器61

5.5计数器62

5.5.1二进制计数器62

5.5.2约翰森计数器64

5.5.3线性反馈移位寄存器65

5.6存储器67

5.6.1ROM67

5.6.2SRAM68

5.6.3同步RAM69

5.7时序乘法器69

5.8时序构造块的测试平台71

5.8.1时钟信号的产生71

5.8.2复位信号及其他重要信号73

5.8.3检查设计电路的响应73

总结74

参考资料74

练习题75

第6章同步时序设计76

6.1同步时序系统76

6.2同步时序系统的模型77

6.2.1摩尔和米利状态机77

6.2.2状态寄存器77

6.2.3三位计数器的设计78

6.3算法状态机80

6.4由ASM图综合83

6.4.1硬件的实现83

6.4.2状态分配85

6.4.3状态最小化88

6.5使用Systemverilog描述的状态机92

6.5.1第一个例子92

6.5.2序列奇偶校验位检测器94

6.5.3自动售票机95

6.5.4数据的储存97

6.6状态机的测试平台98

总结99

参考资料99

练习题100

第7章复杂时序系统的设计102

7.1状态机的互连102

7.2数据路径/控制器的划分105

7.3指令107

7.4一个简单的微处理器108

7.5简单微处理器的SystemVerilog模型112

总结119

参考资料119

练习题119

第8章测试平台的编写121

8.1基本的测试平台121

8.1.1时钟信号的产生122

8.1.2复位信号和其他重要信号122

8.1.3响应的监视123

8.1.4响应的转储123

8.1.5来自于文件的测试向量123

8.2测试平台的结构124

8.2.1程序125

8.3受约束随机激励的发生126

8.3.1面向对象编程127

8.3.2随机化128

8.4基于断言的验证130

总结134

参考资料134

练习题134

第9章SystemVerilog的仿真136

9.1由事件驱动的仿真136

9.2SystemVerilog的仿真139

9.3竞争141

9.3.1避免冒险竞争142

9.4延迟模型143

9.5仿真工具143

总结144

参考资料145

练习题145

第10章SystemVerilog的综合147

10.1RTL综合148

10.1.1不可综合的SystemVerilog148

10.1.2推导出触发器和锁存器149

10.1.3组合逻辑152

10.1.4RTL综合规则的总结155

10.2约束156

10.2.1属性156

10.2.2面积和结构属性157

10.2.3full_case和parallel_case属性159

10.3FPGA的综合160

10.4行为综合162

10.5综合结果的验证167

10.5.1时序仿真168

总结169

参考资料169

练习题170

第11章数字系统的测试172

11.1测试的必要性172

11.2故障模型172

11.2.1单固定故障模型173

11.2.2PLA（可编程逻辑阵列）故障173

11.3面向故障的测试向量集的生成174

11.3.1敏感路径算法175

11.3.2无法检测到的故障176

11.3.3采用D算法的故障测试177

11.3.4PODEM算法179

11.3.5合并179

11.4故障的仿真180

11.4.1并行故障仿真181

11.4.2并发故障仿真182

总结184

参考资料184

练习题184

第12章可测试性设计187

12.1为提高可测试性而做的改进187

12.2针对测试的结构设计188

12.3内建自测试190

12.3.1示例191

12.3.2内建逻辑块观察（BILBO）194

12.4边界扫描（IEEE1 149.1）197

总结203

参考资料203

练习题203

第13章异步时序电路设计206

13.1异步电路206

13.2异步电路的分析208

13.2.1非形式化分析208

13.2.2形式化分析210

13.3异步电路的设计211

13.4异步状态机217

13.5建立/保持时间和亚稳态221

13.5.1基本模式制约和同步电路221

13.5.2描述建立和保持时间不合格的SystemVerilog模型221

13.5.3亚稳态223

总结224

参考资料224

练习题224

第14章与模拟电路的接口227

14.1数字-模拟转换器227

14.2模拟-数字转换器228

14.3Verilog-AMS231

14.3.1Verilog-AMS基础231

14.3.2作用语句233

14.3.3混合信号建模234

14.4锁相环238

14.5Verilog-AMS仿真器241

总结241

参考资料241

练习题242

附录ASystemVerilog与Verilog的关系243

部分练习题的参考答案247

参考文献261