图书介绍
高性能FPGA系统：时序设计与分析PDF|Epub|txt|kindle电子书版本网盘下载
- 崔嵬，王巍编著 著
- 出版社： 北京：高等教育出版社
- ISBN：9787040398496
- 出版时间：2014
- 标注页数：217页
- 文件大小：36MB
- 文件页数：227页
- 主题词：可编程序逻辑器件－系统设计
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图书目录
第1章 FPGA设计流程概述1
1.1 FPGA设计流程1
1.1.1 需求定义阶段2
1.1.2 结构设计阶段2
1.1.3 实现阶段2
1.1.4 验证阶段5
1.2 基于FPGA的SopC设计方法5
1.2.1 基于FPGA的典型SopC开发流程5
1.2.2 SoPC的开发环境6
第2章 FPGA时序参数与时序路径9
2.1 时序参数定义与分析9
2.1.1 时序电路的基本单元9
2.1.2 时序电路的时间参数10
2.1.3 同步设计14
2.1.4 时钟设计15
2.1.5 毛刺消除17
2.1.6 稳态和亚稳态18
2.1.7 流水线与并行处理19
2.1.8 路径与路径延迟21
2.2 时钟偏斜的概念及影响21
2.2.1 负时钟偏斜21
2.2.2 正时钟偏斜22
2.2.3 采用时钟分布技术降低时钟偏斜23
2.2.4 时钟偏斜的时序分析24
2.3 时钟抖动的概念及影响25
2.3.1 时钟抖动的概念与产生机理25
2.3.2 时钟抖动与相位噪声26
2.3.3 时钟抖动对模数转换器性能的影响27
2.3.4 降低时钟抖动的方法28
2.4 时序路径的分类28
2.4.1 Clock-to-Setup路径28
2.4.2 Clock-to-Pad路径31
2.4.3 Clock Input路径32
2.4.4 Pad-to-Setup路径33
2.4.5 Setup-to-Clock-at- the-Pad路径34
2.4.6 Clock-Pad-to-Output-Pad路径34
2.4.7 Pad-to-Pad路径35
第3章 FPGA时序约束设计36
3.1 时序约束前的设计要点36
3.1.1 理解目标器件的结构和资源36
3.1.2 理解目标器件的时钟资源37
3.1.3 准确定义性能要求40
3.1.4 正确使用综合工具及其控制属性40
3.1.5 正确使用实现工具及其控制属性42
3.1.6 评估关键路径43
3.1.7 使用SmartGuide保存设计结果44
3.2 时序约束语法规则45
3.2.1 FROM-THRU-TO约束45
3.2.2 PERIOD约束46
3.2.3 TIMESPEC约束47
3.2.4 TNM约束48
3.2.5 TNM_ NET约束49
3.2.6 TPSYNC约束51
3.2.7 TPTHRU约束52
3.2.8 TSidentifier约束53
3.2.9 OFFSET IN约束54
3.2.10 OFFSET OUT约束56
3.2.11 TIG约束57
3.3 时序约束分组58
3.3.1 分组约束59
3.3.2 使用TNM/TNM_ NET属性建立用户定义时序分组62
3.3.3 约束优先级67
3.4 时序约束方法68
3.4.1 输入路径时序约束方法69
3.4.2 寄存器到寄存器的时序约束方法71
3.4.3 输出路径时序约束方法73
3.4.4 时序例外76
3.4.5 DLL/DCM/PLL/BUFR/PMCD元件的时序约束78
第4章 FPGA时序约束分析81
4.1 时序约束分析概述81
4.2 PERIOD约束时序分析82
4.2.1 PERIOD约束时序分析概述82
4.2.2 PERIOD约束时序分析86
4.3 FROM ： TO约束时序分析93
4.3.1 FROM：TO约束时序分析概述93
4.3.2 FROM：TO约束时序分析规范98
4.4 OFFSET约束时序分析99
4.4.1 OFFSET约束时序分析概述99
4.4.2 OFFSET IN约束时序分析101
4.4.3 OFFSET OUT约束时序分析108
4.5 时钟偏斜分析113
4.6 时钟不确定度分析115
4.7 改善性能的时序约束设计方法116
4.8 利用时序分析器分析时序约束118
4.8.1 Timing Analyzer概述118
4.8.2 输入偏移约束时序分析119
4.8.3 创建和浏览时序分析报告122
4.8.4 同步元件时序分析125
4.8.5 输出时序分析128
4.8.6 时序例外约束分析132
4.8.7 不受约束路径分析134
4.8.8 交叉探查分析136
第5章 FPGA时序收敛流程140
5.1 时序收敛流程140
5.1.1 时序收敛流程概述140
5.1.2 合理评估设计性能142
5.1.3 引脚规划142
5.1.4 HDL代码143
5.1.5 时序约束144
5.1.6 设计目标和策略145
5.1.7 布局规划148
5.1.8 小结148
5.2 时序报告分析149
5.2.1 时序报告概述149
5.2.2 时序报告结构151
5.2.3 时序性能估计和时序问题分析152
5.2.4 时序报告的种类156
5.3 综合流程控制161
5.3.1 时序收敛流程中的综合161
5.3.2 综合属性参数概述162
5.3.3 XST综合属性参数167
第6章 面向时序性能的Spartan - 3 FPGA综合技术171
6.1 基本设计规则171
6.1.1 Spartan-3系列FPGA资源概述171
6.1.2 FPGA资源的推译和例化172
6.1.3 同步设计和设计层次化管理173
6.1.4 代码中的选择分支175
6.2 Spartan-3 FPGA的LUT使用方法179
6.3 Spartan-3 FPGA的MUX使用方法180
6.4 Spartan-3 FPGA的寄存器使用方法183
6.5 Spartan-3 FPGA的移位寄存器使用方法189
6.6 Spartan-3 FPGA的算术逻辑使用方法191
6.7 Spartan-3 FPGA的寄存器控制信号使用方法195
6.8 Spartan-3 FPGA的Block RAM使用方法198
第7章 面向时序性能的Virtex - 5/6FPGA综合技术204
7.1 Virtex-5 FPGA的代码优化设计基本方法204
7.2 Virtex-5 FPGA的寄存器控制信号使用方法204
7.3 Virtex-5 FPGA的置位／复位信号使用方法208
7.4 Virtex-5 FPGA的IOB寄存器使用方法210
7.5 Virtex-6 FPGA的代码优化设计基本方法211
7.6 Virtex-6 FPGA的寄存器控制信号使用方法212
7.7 Virtex-5/6 FPGA的DSP Slice使用方法214
参考文献217