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第1章 数字设计方法概论1

1.1 设计方法简介1

1.1.1 设计规格3

1.1.2 设计划分3

1.1.3 设计输入3

1.1.4 仿真与功能验证4

1.1.5 设计整合与验证5

1.1.6 预综合完成5

1.1.7 门级综合与工艺映射5

1.1.8 后综合设计确认5

1.1.9 后综合时序验证6

1.1.10 测试生成与故障模拟6

1.1.11 布局与布线6

1.1.12 物理和电气设计规则检查6

1.1.13 提取寄生参量7

1.1.14 设计完成7

1.2 IC工艺选择7

1.3 后续内容概览8

参考文献8

第2章 组合逻辑设计回顾10

2.1 组合逻辑与布尔代数10

2.1.1 ASIC库单元10

2.1.2 布尔代数12

2.1.3 狄摩根定律13

2.2 布尔代数化简定理14

2.3 组合逻辑的表示15

2.3.1 积之和表示法16

2.3.2 和之积表示法17

2.4 布尔表达式的化简18

2.4.1 异或表达式的化简23

2.4.2 卡诺图（积之和形式）23

2.4.3 卡诺图（和之积形式）25

2.4.4 卡诺图与任意项25

2.4.5 扩展的卡诺图26

2.5 毛刺与冒险27

2.5.1 静态冒险的消除（积之和形式）28

2.5.2 消除两级电路静态冒险的小结30

2.5.3 多级电路中的静态冒险30

2.5.4 消除多级电路静态冒险的小结32

2.5.5 动态冒险32

2.6 逻辑设计模块34

2.6.1 与非－或非结构34

2.6.2 多路复用器37

2.6.3 多路解复用器38

2.6.4 编码器38

2.6.5 优先编码器39

2.6.6 译码器40

2.6.7 优先译码器41

参考文献41

习题41

第3章 时序逻辑设计基础43

3.1 存储元件43

3.1.1 锁存器43

3.1.2 透明锁存器44

3.2 触发器45

3.2.1 D触发器45

3.2.2 主从触发器46

3.2.3 J-K触发器48

3.2.4 T触发器48

3.3 总线与三态器件49

3.4 时序机设计50

3.5 状态转移图52

3.6 设计举例：BCD码到余3码的转换器53

3.7 数据传输的串行线码转换器57

3.7.1 设计举例：用Mealy型FSM实现串行线性码转换58

3.7.2 设计举例：用Moore型FSM实现串行线码转换60

3.8 状态化简与等价状态61

参考文献63

习题64

第4章 Verilog逻辑设计介绍65

4.1 组合逻辑的结构化模型65

4.1.1 Verilog原语和设计封装66

4.1.2 Verilog结构化模型67

4.1.3 模块端口68

4.1.4 语言规则68

4.1.5 自顶向下的设计和模块嵌套69

4.1.6 设计层次和源代码结构71

4.1.7 Verilog矢量71

4.1.8 结构化连接72

4.2 逻辑系统设计验证及测试方法75

4.2.1 Verilog中的四值逻辑和信号解析75

4.2.2 测试方法75

4.2.3 测试平台的信号发生器77

4.2.4 事件驱动仿真78

4.2.5 测试模板79

4.2.6 定长数79

4.3 传播延时80

4.3.1 惯性延时81

4.3.2 传输延时82

4.4 组合与时序逻辑的Verilog真值表模型82

参考文献87

习题87

第5章 用组合与时序逻辑的行为级模型进行逻辑设计89

5.1 行为建模89

5.2 行为级建模的数据类型的简要介绍90

5.3 基于布尔方程的组合逻辑行为级模型90

5.4 传播延时与连续赋值92

5.5 Verilog中的锁存器和电平敏感电路93

5.6 触发器和锁存器的周期性行为模型94

5.7 周期性行为和边沿检测95

5.8 行为建模方式的比较96

5.8.1 连续赋值模型96

5.8.2 数据流／寄存器传输级模型97

5.8.3 基于算法的模型99

5.8.4 端口名称：风格问题100

5.8.5 行为级模型仿真100

5.9 多路复用器、编码器和译码器的行为模型101

5.10 线性反馈移位寄存器的数据流模型106

5.11 用循环算法的数字机模型107

5.11.1 IP（知识产权）的复用和参数化模型110

5.11.2 时钟发生器111

5.12 多循环操作状态机112

5.13 设计文件中的函数和任务：是精明还是愚蠢？113

5.13.1 任务113

5.13.2 函数114

5.14 行为建模的算法状态机图116

5.15 ASMD图117

5.16 计数器、移位寄存器和寄存器组的行为级模型120

5.16.1 计数器120

5.16.2 移位寄存器124

5.16.3 寄存器组和寄存器（存储器）阵列127

5.17 用于异步信号的去抖动开关、亚稳定性和同步装置129

5.18 设计实例：键盘扫描器和编码器133

参考文献138

习题139

第6章 组合逻辑与时序逻辑的综合144

6.1 综合简介144

6.1.1 逻辑综合145

6.1.2 RTL综合150

6.1.3 高级综合150

6.2 组合逻辑的综合151

6.2.1 优先级结构的综合153

6.2.2 利用逻辑无关紧要条件154

6.2.3 ASIC单元与资源共享157

6.3 带锁存器的时序逻辑综合158

6.3.1 锁存器的无意综合159

6.3.2 锁存器的有意综合162

6.4 三态器件和总线接口的综合164

6.5 带有触发器的时序逻辑综合165

6.6 显式状态机的综合168

6.6.1 BCD码／余3码转换器的综合168

6.6.2 设计举例：Mealy型NRZ码／Manchester线性码转换器的综合171

6.6.3 设计举例：Moore型NRZ码／Manchester线性码转换器的综合172

6.6.4 设计举例：序列检测器的综合174

6.7 寄存器逻辑181

6.8 状态编码185

6.9 隐式状态机、寄存器和计数器的综合187

6.9.1 隐式状态机187

6.9.2 计数器综合187

6.9.3 寄存器综合189

6.10 复位192

6.11 门控时钟与时钟使能的综合194

6.12 预测综合结果195

6.12.1 数据类型综合195

6.12.2 运算符分组195

6.12.3 表达式替代196

6.13 循环的综合198

6.13.1 不带内嵌定时控制的静态循环198

6.13.2 带内嵌定时控制的静态循环200

6.13.3 不带内嵌定时控制的非静态循环202

6.13.4 带内嵌定时控制的非静态循环203

6.13.5 用状态机替代不可综合的循环205

6.14 要避免的设计陷阱209

6.15 分割与合并：设计划分209

参考文献210

习题211

第7章 数据通路控制器的设计与综合216

7.1 时序状态机的划分216

7.2 设计实例：二进制计数器217

7.3 RISC存储程序机的设计与综合221

7.3.1 RISC SPM：处理器221

7.3.2 RISC SPM：ALU222

7.3.3 RISC SPM：控制器222

7.3.4 RISC SPM：指令集223

7.3.5 RISC SPM：控制器设计224

7.3.6 RISCSPM：程序执行234

7.4 设计实例：UART236

7.4.1 UART的操作236

7.4.2 UART发送器237

7.4.3 UART接收器246

参考文献255

习题255

第8章 可编程逻辑及存储器件267

8.1 可编程逻辑器件268

8.2 存储器件268

8.2.1 只读存储器268

8.2.2 可编程ROM（PROM）270

8.2.3 可擦除ROM271

8.2.4 基于ROM的组合逻辑实现272

8.2.5 用于ROM的Verilog系统任务272

8.2.6 ROM的比较274

8.2.7 基于ROM的状态机274

8.2.8 闪存276

8.2.9 静态随机存储器（SRAM）276

8.2.1 0铁电非易失性存储器291

8.3 可编程逻辑阵列（PLA）291

8.3.1 PLA最小化293

8.3.2 PLA建模295

8.4 可编程阵列逻辑（PAL）297

8.5 PLD的可编程性298

8.6 复杂可编程逻辑器件298

8.7 现场可编程门阵列298

8.7.1 FPGA在ASIC市场中的角色299

8.7.2 FPGA技术300

8.7.3 Xilinx公司Virtex系列FPGA301

8.8 片上系统（SoC）的嵌入式可编程IP核302

8.9 基于Verilog的FPGA设计流程302

8.1 0 FPGA综合303

参考文献305

相关网站305

习题及基于FPGA的设计训练305

第9章 数字处理器的算法和架构330

9.1 算法、循环嵌套程序和数据流图330

9.2 设计实例：半色调像素图像转换器332

9.2.1 半色调像素图像转换器的原型设计334

9.2.2 基于NLP的半色调像素图像转换器结构337

9.2.3 半色调像素图像转换器的最小并行处理器结构342

9.2.4 半色调像素图像转换器：设计权衡353

9.2.5 带反馈数据流图的结构353

9.3 数字滤波器和信号处理器358

9.3.1 FIR滤波器360

9.3.2 数字滤波器设计过程362

9.3.3 IIR滤波器364

9.4 构建信号处理器的基本运算单元模型367

9.4.1 积分器（累加器）367

9.4.2 微分器369

9.4.3 抽样和插值滤波器369

9.5 流水线结构373

9.5.1 设计实例：流水线型加法器375

9.5.2 设计实例：流水线型FIR滤波器380

9.6 环形缓冲器380

9.7 异步FIFO——跨越时钟域的同步问题383

9.7.1 简化异步FIFO384

9.7.2 异步FIFO的时钟同步391

参考文献406

习题406

第10章 算术处理器架构412

10.1 数的表示方法412

10.1.1 负整数的原码表示412

10.1.2 负整数的反码表示方法413

10.1.3 正数和负数的补码表示方法414

10.1.4 小数的表示415

10.2 加减法功能单元415

10.2.1 行波进位加法器415

10.2.2 超前进位加法器415

10.2.3 上溢出和下溢出419

10.3 乘法运算功能单元419

10.3.1 组合（并行）二进制乘法器419

10.3.2 时序二进制乘法器422

10.3.3 时序乘法器设计：层次化分解423

10.3.4 基于STG的控制器设计424

10.3.5 基于STG的高效二进制时序乘法器428

10.3.6 基于ASMD的时序二进制乘法器433

10.3.7 基于ASMD的高效二进制时序乘法器437

10.3.8 基于ASMD数据通路和控制器设计的总结441

10.3.9 精简寄存器时序乘法器441

10.3.1 0隐式状态机二进制乘法器445

10.3.1 1 Booth算法时序乘法器454

10.3.1 2比特对编码464

10.4 有符号二进制数乘法470

10.4.1 有符号数的乘积：被乘数为负，乘数为正470

10.4.2 有符号数的乘积：被乘数为正，乘数为负470

10.4.3 有符号数的乘积：被乘数、乘数均为负472

10.5 小数乘法472

10.5.1 有符号小数：被乘数、乘数均为正473

10.5.2 有符号小数：被乘数为负，乘数为正473

10.5.3 有符号小数：被乘数为正，乘数为负474

10.5.4 有符号小数：被乘数、乘数均为负474

10.6 除法功能单元474

10.6.1 无符号二进制数的除法475

10.6.2 无符号二进制数的高效除法480

10.6.3 精简寄存器时序除法器487

10.6.4 有符号二进制数（补码）的除法491

10.6.5 带符号的计算491

参考文献493

习题494

第11章 后综合设计任务498

11.1 后综合设计验证498

11.2 后综合时序验证500

11.2.1 静态时序分析502

11.2.2 时序规范503

11.2.3 影响时序的因素505

11.3 ASIC中时序违约的消除508

11.4 虚假路径509

11.5 用于时序验证的系统任务511

11.5.1 时序检查：建立时间条件511

11.5.2 时序检查：保持时间约束512

11.5.3 时序检查：建立时间和保持时间约束512

11.5.4 时钟检查：脉冲宽度约束513

11.5.5 时序检查：信号偏移约束513

11.5.6 时序检查：时钟周期513

11.5.7 时序检查：恢复时间514

11.6 故障模拟及制造测试514

11.6.1 电路缺陷和故障515

11.6.2 故障检测与测试517

11.6.3 D标记法518

11.6.4 组合电路的自动测试模板生成520

11.6.5 故障覆盖和缺陷级别522

11.6.6 时序电路的测试生成522

11.7 故障模拟524

11.7.1 故障解析525

11.7.2 串行故障模拟525

11.7.3 并行故障模拟526

11.7.4 并发性故障模拟526

11.7.5 概率性故障模拟526

11.8 JTAG端口和可测性设计526

11.8.1 边界扫描和JTAG端口527

11.8.2 JTGA操作模式528

11.8.3 JTAG寄存器528

11.8.4 JTAG指令530

11.8.5 TAP结构531

11.8.6 TAP控制器状态机532

11.8.7 设计实例：JTAG测试535

11.8.8 设计实例：内建自测试553

参考文献564

习题565

附录A Verilog原语569

附录B Verilog关键词574

附录C Verilog数据类型575

附录D Verilog运算符580

附录E Verilog语言形式化语法（Ⅰ）587

附录F Verilog语言形式化语法（Ⅱ）588

附录G Verilog语言的附加特性608

附录H 触发器和锁存器类型615

附录I Verilog 2001，2005616

附录J 编程语言接口631

附录K 相关网站632

中英文术语对照表633