基于CPLD/FPGA的数字通信系统建模与设计PDF|Epub|txt|kindle电子书版本网盘下载

基于CPLD/FPGA的数字通信系统建模与设计PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章　绪论1

目录1

1.1　通信系统概述2

1.1.1　引言2

1.1.2　通信系统的组成2

1.1.3　衡量通信系统的主要性能指标4

1.2 EDA概述5

1.2.1　引言5

1.2.2　关于专用集成电路（ASIC）与VHDL6

1.2.3　现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）12

1.2.4　关于EDA工程设计方法学与数字通信系统建模19

思考题与习题20

本章小结20

第2章　通信系统的VHDL建模23

2.1　引言24

2.1.1　系统的概念24

2.1.2　模型与建模24

2.2　数字通信系统的VHDL建模26

2.3　数字通信系统的VHDL建模的一般考虑30

2.3.1　根据所要处理的数字信号性质考虑系统的VHDL建模30

2.3.2　对于较复杂的含模拟电路的数字通信系统的建模考虑30

2.3.3　考虑结构体三种描述方法的特点和应用30

2.4　通信系统的VHDL建模对系统性能的影响与评估33

2.4.1 可行性的影响33

2.3.5　其他考虑33

2.3.4　两种设计输入方式的特点和应用33

2.4.2　可靠性的影响34

2.4.3　效率的影响34

2.4.4　如何评估数字通信系统的VHDL建模34

本章小结35

思考题与习题36

第3章　常用基本电路模块的建模与设计38

3.1　引言39

3.2　基本组合逻辑电路的VHDL模型与设计39

3.2.1　非门电路39

3.2.2　与门电路40

3.2.3 与非门电路41

3.2.4　或非门电路42

3.2.5　与或非门电路43

3.2.6　异或门电路44

3.2.7　同或门电路44

3.3　基本时序逻辑电路的VHDL设计45

3.3.1　时序逻辑电路的特点45

3.3.2　基本时序电路的建模与设计46

3.4　加法器的建模与设计51

3.4.1　半加器51

3.4.2　全加器52

3.5　乘法器的VHDL设计54

3.5.1　乘法器的建模54

3.5.2　乘法器的程序设计56

3.6 Max+plusII开发系统操作与应用举例65

3.6.1　创建VHDL源程序65

3.5.3　乘法器的仿真验证65

3.6.2　自动综合、适配66

3.6.3　顶层设计原理图（创建TOP.GDF文件）67

3.6.4　时序仿真与编程下载68

本章小结70

思考题与习题70

第4章　基带信号的编、译码建模与设计72

4.1　引言73

4.2　关于基带信号的编码73

4.3 HDB3码的编、译码规则75

4.3.1 HDB3码的编码规则75

4.3.2 HDB3码的译码规则75

4.4.2　基于VHDL硬件描述语言的建模及程序设计76

4.4 HDB3编码器的VHDL建模与程序设计（1）76

4.4.1 HDB3码的VHDL建模思想76

4.4.3　编码器模块的总程序83

4.2.4　编码器模块的时序仿真86

4.5 HDB3编码器的VHDL建模与程序设计（2）86

4.5.1　设计模型86

4.5.2 HDB3编码整体模块的总程序及波形仿真93

4.6 HDB3译码器的VHDL建模与程序设计98

4.6.1 HDB3译码器的整体模型98

4.6.2　程序设计100

4.7　关于其他形式基带信号的编码建模与设计105

4.7.1 关于AMI码的建模105

4.7.3　关于CMI码的建模106

4.7.2　关于数字双相码的建模106

本章小结107

思考题与习题107

第5章　数字复接技术及其建模与设计109

5.1 引言110

5.2　数字复接原理110

5.2.1　数字复接的基本概念111

5.2.2　数字复接的方法及方式111

5.3　同步复接器的VHDL建模和设计举例114

5.3.1 以四路同步复接器为例的原理框图模型114

5.3.2 四路同步复接器的VHDL建模116

5.4　同步复接器的VHDL总程序及仿真124

5.4.1 四路同步复接器系统的模块链接程序124

5.4.2　四路同步复接器系统的时序仿真127

5.5　数字分接器原理128

5.5.1　数字分接器原理框图128

5.5.2　位同步时钟信号的提取128

5.5.3　帧同步信号的提取129

5.5.4　时序信号恢复129

5.5.5　解复用（分接）过程130

5.6　同步分接器的VHDL建模举例130

5.7　同步分接器的VHDL设计举例131

5.7.1　顶层原理图的建立132

5.7.2　各部分功能模块的原理图132

5.7.3　时序仿真137

本章小结137

思考题与习题137

第6章 同步技术与VHDL设计140

6.1　引言141

6.2　位同步141

6.2.1　插入导频法141

6.2.2　直接法141

6.2.3　数字锁相法位同步提取的VHDL设计143

6.2.4　位同步系统的性能分析145

6.3　载波同步146

6.3.1　概述146

6.3.2　载波同步146

6.3.3　载波同步系统的稳态相差和随机相差148

6.3.4　关于载波同步信号提取的VHDL设计的考虑148

6.4.2　连贯式插入法帧同步149

6.4.1　概述149

6.4　帧同步149

6.4.3　帧同步信号提取的VHDL建模与设计150

6.4.4　帧同步系统的性能分析161

本章小结163

思考题与习题164

第7章　数字通信基带系统的建模与设计166

7.1　引言167

7.2　含绝相变换器的基带系统的建模与设计167

7.2.1　系统模型167

7.2.2　绝相变换器168

7.2.3　相绝变换器169

7.2.4　绝相／相绝变换的基带系统的建模与仿真169

7.3.1 系统模型170

7.3 HDB3编、译码器的基带系统的建模与设计170

7.3.3 HDB3信号的译码171

7.3.2 HDB3信号的产生171

7.4　多路信号复用的基带系统的建模与设计172

7.4.1 多路信号复用的基带系统模型172

7.4.2　基带发信系统的设计模型172

7.4.3 多路复用信号的产生173

7.4.4　多路复用基带接收系统的设计模型181

7.4.5　帧同步信号提取模块181

7.4.6 同步分接器模块181

7.4.7　多路信号复用基带系统整体VHDL的建模与仿真验证182

7.5.1 PPM基带系统的模型184

7.5.2 PPM信号产生的原理184

7.5 PPM（脉位调制）基带系统的建模与设计184

7.5.3 PPM信号产生的各功能模块的VHDL程序设计185

7.5.4 PPM信号解调器的建模与程序设计188

7.5.5 PPM基带系统的模型191

7.5.6 PPM基带系统的时序仿真191

本章小结192

思考题与习题192

第8章　数字信号频带传输系统的建模与设计195

8.1　引言196

8.2　二进制振幅键控（ASK）的调制与解调197

8.2.1 ASK调制方法197

8.2.2　基于VHDL硬件描述语言的ASK振幅键控法调制程序设计198

8.2.3 ASK解调的一般原理200

8.2.4　基于VHDL硬件描述语言的ASK振幅键控法解调的建模与设计202

8.3　二进制频移键控（FSK）调制与解调205

8.3.1 FSK信号的产生205

8.3.2　基于VHDL硬件描述语言的FSK频率键控法调制程序设计207

8.3.3 FSK信号的解调210

8.3.4　基于VHDL硬件描述语言的FSK频率键控法解调程序设计212

8.4　二进制相位键控（PSK）调制与解调214

8.4.1 绝对调相和相对调相215

8.4.2 CPSK信号的产生216

8.4.3 DPSK信号的产生217

8.4.4 CPSK调制电路的VHDL建模与程序设计220

8.4.5 DPSK信号的解调223

8.4.6 CPSK解调电路的VHDL建模与程序设计224

8.4.7 DPSK信号调制电路的VHDL建模与程序设计226

8.4.8 DPSK解调电路的VHDL建模与程序设计228

8.5　多进制数字振幅调制（MASK）系统230

8.5.1　多进制数字振幅调制（MASK）230

8.5.2 MASK信号的产生231

8.5.3 MASK调制电路的VHDL建模与程序设计231

8.6　多进制数字频率调制（MFSK）系统234

8.6.1 多进制数字频率调制（MFSK）234

8.6.2 MFSK调制电路的VHDL建模与程序设计235

8.7　多进制数字相位调制（MPSK）系统238

8.7.1 多进制数字相位调制（MPSK）238

8.7.2 4PSK信号239

8.7.3 MPSK调制电路的VHDL建模与程序设计240

8.7.4 MPSK解调电路的VHDL建模与程序设计242

本章小结245

思考题与习题246

第9章　伪随机序列与误码检测原理、建模与设计248

9.1　引言249

9.2　伪随机序列及其产生原理与VHDL设计249

9.2.1　伪随机序列发生器249

9.2.2 m序列发生器的建模与设计举例253

9.3　通信中的误码检测254

9.3.1　概述254

9.3.2　误码性能指标255

9.3.3　误码性能测试255

9.4.1　误码检测器系统的构成257

9.4　简单误码检测器的建模与设计举例257

9.4.2　位同步信号提取258

9.4.3　简单误码检测器的建模258

9.5　简单误码检测器中主要单元模块的程序设计259

9.5.1　移位与串／并变换模块259

9.5.2　逐位比较检测模块261

9.5.3　状态并行比较模块262

9.5.4　本地m序列产生模块264

9.5.5　并行输入与状态控制模块266

9.5.6　误码统计与门限检测模块268

9.5.7　连“1”状态计数器模块269

本章小结271

思考题与习题271

主要参考文献273