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第一篇 绪论8

总结8

思考题8

第二篇 基础部分11

第一章 Verilog的基本知识11

1.1 硬件描述语言11

1.2 Verilog HDL的历史12

1.2.1 Verilog HDL12

1.2.2 Verilog HDL的产生及发展12

1.3 Verilog HDL和VHDL的比较13

1.4 Verilog的应用情况和适用的设计14

1.5 采用Verilog HDL设计复杂数字电路的优点14

1.5.1 传统设计方法——电路原理图输入法14

1.5.2 Verilog HDL设计法与传统的电路原理图输入法的比较15

1.5.3 Verilog的标准化与软核的重用15

1.5.4 软核、固核和硬核的概念以及它们的重用15

1.6 采用硬件描述语言的设计流程简介16

1.6.1 自顶向下设计的基本概念16

1.6.2 层次管理的基本概念17

1.6.3 具体模块的设计、编译和仿真过程17

1.6.4 对应具体工艺器件的优化、映像和布局布线17

本章小结18

思考题19

第二章 Verilog语法的基本概念20

2.1 Verilog模块的基本概念21

2.2 Verilog用于模块的测试23

本章小结25

思考题25

第三章 模块的结构、数据类型和变量、基本的运算符号27

3.1 模块的结构27

3.1.1 模块的端口27

3.1.2 模块的内容28

3.1.3 理解要点29

3.2 数据类型及其常量与变量30

3.2.1 常量30

3.2.2 变量33

3.3 运算符及表达式36

3.3.1 基本的算术运算符36

3.3.2 位运算符37

本章小结38

思考题38

第四章 运算符、赋值语句与结构说明语句40

4.1 逻辑运算符40

4.2 关系运算符41

4.3 等式运算符41

4.4 移位运算符42

4.5 位拼接运算符42

4.6 缩减运算符43

4.7 优先级别43

4.8 关键词44

4.9 赋值语句和块语句44

4.9.1 赋值语句44

4.9.2 块语句46

本章小结49

思考题50

第五章 条件语句、循环语句、块语句与生成语句51

5.1 条件语句（if/else语句）51

5.2 case语句54

5.3 条件语句的语法58

5.4 多路分支语句59

5.5 循环语句61

5.5.1 forever语句61

5.5.2 repeat语句61

5.5.3 while语句62

5.5.4 for语句63

5.6 顺序块和并行块64

5.6.1 块语句的类型64

5.6.2 块语句的特点66

5.7 生成块68

5.7.1 循环生成语句69

5.7.2 条件生成语句72

5.7.3 case生成语句73

5.8 举例74

5.8.1 4选1多路选择器74

5.8.2 4位计数器75

本章小结76

思考题77

第六章 结构语句、系统任务、函数语句和显示系统任务80

6.1 结构语句80

6.1.1 initial语句80

6.1.2 always语句81

6.1.3 task和function语句的不同点84

6.1.4 task语句85

6.1.5 function语句87

6.1.6 函数的使用举例89

6.1.7 自动（递归）函数91

6.1.8 常量函数92

6.1.9 带符号函数92

6.1.10 关于使用任务和函数的小结93

6.2 常用的系统任务93

6.2.1 $display和$write任务93

6.2.2 文件输出97

6.2.3 显示层次99

6.2.4 选通显示99

6.2.5 值变转储文件100

6.3 其他系统函数和任务101

本章小结102

思考题102

第七章 调试用系统任务和常用编译预处理语句103

7.1 系统任务$monitor103

7.2 时间度量系统函数$time104

7.3 系统任务$finish105

7.4 系统任务$stop105

7.5 系统任务$readmemb和$readmemh106

7.6 系统任务$random108

7.7 编译预处理109

7.7.1 宏定义define109

7.7.2 “文件包含”处理include111

7.7.3 时间尺度timescale115

7.7.4 条件编译命令ifdef、else和endif116

7.7.5 条件执行118

本章小结119

思考题120

第八章 语法概念练习121

本章小结133

第三篇 设计和验证部分137

第九章 Verilog HDL模型的不同抽象级别137

9.1 门级结构描述137

9.1.1 与非门、或门和非门（反向器）及其说明语法137

9.1.2 用门级结构描述D触发器138

9.1.3 由已经设计成的模块来构成更高一层的模块139

9.2 Verilog HDL的行为描述建模140

9.2.1 仅用于产生仿真测试信号的Verilog HDL行为描述建模141

9.2.2 Verilog HDL建模在Top-Down设计中的作用和行为建模的可综合性问题144

9.3 用户定义的原语144

本章小结146

思考题146

第十章 编写和验证简单的纯组合逻辑模块147

10.1 加法器147

10.2 乘法器150

10.3 比较器153

10.4 多路选择器154

10.5 总线和总线操作155

10.6 流水线157

本章小结163

思考题163

第十一章 复杂数字系统的构成164

11.1 运算部件和数据流动的控制逻辑164

11.1.1 数字逻辑电路的种类164

11.1.2 数字逻辑电路的构成165

11.2 数据在寄存器中的暂时保存167

11.3 数据流动的控制168

11.4 同步时序逻辑在Verilog HDL设计中的应用170

11.5 数据接口的同步方法172

本章小结174

思考题174

第十二章 同步状态机的原理、结构和设计175

12.1 状态机的结构175

12.2 Mealy状态机和Moore状态机的区别176

12.3 用Verilog来描述可综合的状态机177

本章小结185

思考题186

第十三章 设计可综合状态机的指导原则187

13.1 用Verilog HDL语言设计可综合状态机的指导原则187

13.2 典型的状态机实例188

13.3 综合的一般原则190

13.4 语言指导原则190

13.5 可综合风格的Verilog HDL模块实例192

13.5.1 组合逻辑电路设计实例192

13.5.2 时序逻辑电路设计实例197

13.6 状态机的置位与复位200

13.6.1 状态机的异步置位与复位200

13.6.2 状态机的同步置位与复位201

本章小结203

思考题203

第十四章 深入理解阻塞和非阻塞赋值204

14.1 阻塞和非阻塞赋值的区别204

14.1.1 阻塞赋值205

14.1.2 非阻塞赋值206

14.2 Verilog模块编程要点206

14.3 Verilog的层次化事件队列207

14.4 自触发alwaay s块208

14.5 移位寄存器模型209

14.6 阻塞赋值及一些简单的例子213

14.7 线性反馈移位寄存器建模213

14.8 组合逻辑建模215

14.9 时序和组合的混合逻辑217

14.10 其他将阻塞和非阻塞混合使用的原则218

14.11 对同一变量进行多次赋值219

14.12 常见的对于非阻塞赋值的误解220

本章小结222

思考题222

第十五章 较复杂时序逻辑电路设计实践223

15.1 一个简单的状态机设计——序列检测器223

15.2 并行数据流转换为一种特殊串行数据流模块的设计226

本章小结234

思考题235

第十六章 复杂时序逻辑电路设计实践236

16.1 二线制I2C CMOS串行EEPROM236

16.2 I2C总线特征介绍236

16.3 二线制I2C CMOS串行EEPROM读写操作237

16.4 EEPROM的Verilog HDL程序238

本章小结262

思考题262

第十七章 简化的RISC CPU设计263

17.1 课题的来由和设计环境介绍263

17.2 CPU263

17.3 RISC CPU结构264

17.3.1 时钟发生器266

17.3.2 指令寄存器268

17.3.3 累加器270

17.3.4 算术运算器271

17.3.5 数据控制器272

17.3.6 地址多路器273

17.3.7 程序计数器274

17.3.8 状态控制器275

17.3.9 外围模块281

17.4 RISC CPU的操作和时序282

17.4.1 系统的复位和启动操作282

17.4.2 总线读操作283

17.4.3 写总线操作284

17.5 RISC CPU的寻址方式和指令系统284

17.6 RISC CPU模块的调试285

17.6.1 RISC CPU模块的前仿真285

17.6.2 RISC CPU模块的综合299

17.6.3 RISC CPU模块的优化和布局布线307

本章小结312

思考题313

第十八章 虚拟器件、虚拟接口模型、基于平台的设计方法及其在大型数字系统设计中的应用314

18.1 软核和硬核、宏单元、虚拟器件、虚拟接口模型和基于平台的设计方法314

18.2 虚拟器件和虚拟接口模块的供应商315

18.3 虚拟模块的设计316

18.4 虚拟接口模型的实例321

本章小结373

思考题373

参考文献374