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第1章 数字电路测试的基础知识和HDL的作用1

1.1 设计及测试1

1.1.1 RTL设计流程1

1.1.2 流片后测试4

1.2 测试重点7

1.2.1 测试方法7

1.2.2 可测试性方法9

1.2.3 检测方法11

1.2.4 测试成本11

1.3 数字系统测试中的HDL13

1.3.1 硬件建模13

1.3.2 制定测试方法13

1.3.3 虚拟测试机14

1.3.4 可测试性硬件评估14

1.3.5 协议感知自动测试设备14

1.4 自动测试设备结构及仪器14

1.4.1 数字激励及测量仪器15

1.4.2 DC仪器15

1.4.3 AC仪器15

1.4.4 RF仪器15

1.4.5 自动测试设备16

1.5 小结17

第2章 用于设计和测试的Verilog HDL18

2.1 使用HDL开发测试方法的原因18

2.2 将Verilog用于设计19

2.2.1 将Verilog用于仿真19

2.2.2 将Verilog用于综合19

2.3 将Verilog用于测试20

2.3.1 无故障电路分析21

2.3.2 故障表编制及可测试性分析21

2.3.3 故障仿真21

2.3.4 测试生成22

2.3.5 可测试性硬件设计22

2.4 Verilog的基本结构23

2.4.1 模块、端口、连线及变量24

2.4.2 抽象的层级25

2.4.3 逻辑值系统25

2.5 组合电路26

2.5.1 晶体管级描述26

2.5.2 门级描述26

2.5.3 运算级描述27

2.5.4 过程级描述28

2.5.5 实例化其他模块29

2.6 时序电路30

2.6.1 寄存器和移位寄存器31

2.6.2 状态机编码31

2.7 完整示例（加法器）35

2.7.1 控制／数据划分35

2.7.2 加法器的设计规格36

2.7.3 CPU的实现36

2.8 测试平台技术40

2.8.1 测试平台技术41

2.8.2 简单的组合测试平台41

2.8.3 简单的时序测试平台42

2.8.4 限制数据集43

2.8.5 同步数据和响应处理44

2.8.6 随机时间间隔45

2.8.7 文本IO45

2.8.8 仿真代码覆盖率47

2.9 PLI基础知识48

2.9.1 访问例行程序49

2.9.2 HDL/PLI实现的步骤49

2.9.3 在HDL/PLI环境中注入故障51

2.10 小结54

第3章 故障和缺陷建模55

3.1 故障建模55

3.1.1 故障抽象56

3.1.2 功能故障58

3.1.3 结构故障58

3.2 门级结构故障60

3.2.1 确认故障60

3.2.2 固定开路故障61

3.2.3 固定为0的故障62

3.2.4 固定为1的故障62

3.2.5 桥接故障62

3.2.6 状态依赖型故障63

3.2.7 多故障64

3.2.8 单固定结构故障64

3.2.9 检测单固定故障70

3.3 与门级故障相关的问题71

3.3.1 检测桥接故障71

3.3.2 不可检测的故障72

3.3.3 冗余故障72

3.4 故障压缩72

3.4.1 难以区分的故障72

3.4.2 等效单固定故障73

3.4.3 面向门的故障压缩74

3.4.4 面向线路的故障压缩75

3.4.5 重汇聚扇出的问题76

3.4.6 支配性故障压缩76

3.5 基于Verilog的故障压缩78

3.5.1 用于故障压缩的Verilog测试平台78

3.5.2 故障压缩的PLI实现79

3.6 小结83

第4章 故障仿真应用与方法84

4.1 故障仿真84

4.1.1 门级故障仿真84

4.1.2 故障仿真要求85

4.1.3 HDL环境86

4.1.4 时序电路故障仿真90

4.1.5 故障排除91

4.1.6 相关术语91

4.2 故障仿真应用92

4.2.1 故障覆盖率92

4.2.2 测试生成中的故障仿真94

4.2.3 故障字典创建95

4.3 故障仿真技术100

4.3.1 串行故障仿真102

4.3.2 并行故障仿真104

4.3.3 并发故障仿真107

4.3.4 演绎故障仿真109

4.3.5 演绎故障仿真的比较112

4.3.6 关键路径追踪故障仿真112

4.3.7 微分故障仿真115

4.4 小结115

第5章 测试向量生成方法及算法116

5.1 测试生成基础知识116

5.1.1 布尔差分116

5.1.2 测试生成过程118

5.1.3 故障和测试118

5.1.4 术语和定义119

5.2 可控性和可观察性120

5.2.1 可控性120

5.2.2 可观察性120

5.2.3 基于概率的可控性和可观察性121

5.2.4 SCOAP的可控性和可观察性126

5.2.5 基于距离130

5.3 随机测试生成130

5.3.1 限制随机测试数量130

5.3.2 组合电路随机测试生成133

5.3.3 时序电路的随机测试生成139

5.4 小结142

第6章 确定性测试生成算法143

6.1 确定性测试生成方法143

6.1.1 双阶段测试生成144

6.1.2 面向故障的测试生成基本原理144

6.1.3 D算法149

6.1.4 PODEM（面向路径的测试生成）156

6.1.5 其他确定性面向故障的测试生成方法161

6.1.6 不依赖于故障的测试生成162

6.2 时序电路测试生成163

6.3 测试数据压缩165

6.3.1 测试压缩的形式166

6.3.2 测试兼容性166

6.3.3 静态压缩168

6.3.4 动态压缩174

6.4 小结174

第7章 通过扫描法进行测试电路设计175

7.1 增加电路可测试性175

7.1.1 折中方案175

7.1.2 测试时序电路176

7.1.3 组合电路的可测试性177

7.2 可测试性插入177

7.2.1 改善可观测性177

7.2.2 提高可控性178

7.2.3 共享可观测性引脚180

7.2.4 共享控制引脚180

7.2.5 降低选择输入182

7.2.6 同步控制和观测182

7.3 全扫描可测试性设计技术185

7.3.1 全扫描插入186

7.3.2 触发器结构187

7.3.3 全扫描设计与测试192

7.4 扫描结构203

7.4.1 全扫描设计204

7.4.2 映像寄存器可测试性设计204

7.4.3 局部扫描方法206

7.4.4 多扫描设计209

7.4.5 其他的扫描设计210

7.5 RTL扫描设计211

7.5.1 RTL设计全扫描211

7.5.2 RTL设计多链扫描213

7.5.3 RTL扫描设计215

7.6 小结215

第8章 标准IEEE测试访问方法217

8.1 边界扫描基础知识217

8.2 边界扫描结构218

8.2.1 测试访问端口218

8.2.2 BS-1149.1 寄存器219

8.2.3 TAP控制器223

8.2.4 解码器单元227

8.2.5 选择器和其他单元227

8.3 边界扫描测试说明227

8.4 板级扫描链结构233

8.4.1 单一串行扫描链234

8.4.2 具有单一控制测试端口的多扫描链234

8.4.3 具有一个TDI、TDO但有多个TMS的多扫描链234

8.4.4 多扫描链，多TAP235

8.5 RTL边界扫描236

8.5.1 为CUT插入边界扫描测试硬件236

8.5.2 两个模块的测试案例239

8.5.3 虚拟边界扫描测试机239

8.6 边界扫描描述语言245

8.7 小结247

第9章 逻辑内建自测试248

9.1 内建自测试基本知识248

9.1.1 基于存储器的内建自测试248

9.1.2 内建自测试的有效性250

9.1.3 内建自测试的类型250

9.1.4 设计一个内建自测试251

9.2 测试向量生成253

9.2.1 测试向量产生器的集成253

9.2.2 穷举计数器253

9.2.3 环形计数器254

9.2.4 扭环计数器255

9.2.5 线性反馈移位寄存器256

9.3 输出响应分析263

9.3.1 输出响应分析器集成263

9.3.2 1字符计数器264

9.3.3 跳变计数器266

9.3.4 奇偶校验267

9.3.5 串行LFSR267

9.3.6 并行特征信号分析268

9.4 内建自测试结构270

9.4.1 与内建自测试相关的术语270

9.4.2 集中式和独立式板级内建自测试结构271

9.4.3 内建评估和自检272

9.4.4 随机测试接口273

9.4.5 LSSD片上自检275

9.4.6 使用MISR和SRSG自测试276

9.4.7 并发的内建自测试278

9.4.8 BILBO279

9.4.9 提高测试覆盖率280

9.5 RTL内建自测试设计280

9.5.1 被测电路设计、仿真和综合281

9.5.2 RTS内建自测试插入281

9.5.3 配置RTS内建自测试286

9.5.4 内建自测试的合并配置289

9.5.5 STUMPS设计289

9.5.6 RTS和STUMPS的结果292

9.6 小结292

第10章 测试压缩293

10.1 测试数据压缩293

10.2 压缩方法295

10.2.1 基于代码的方案295

10.2.2 基于扫描的方案303

10.3 解压缩方法309

10.3.1 解压缩的硬件结构309

10.3.2 周期性扫描链311

10.3.3 基于代码的解压缩312

10.3.4 基于扫描的解压缩317

10.4 小结317

第11章 通过MBIST测试存储器318

11.1 存储器测试318

11.2 存储器结构319

11.3 存储器故障模型320

11.3.1 固定故障320

11.3.2 转换故障320

11.3.3 耦合故障320

11.3.4 桥接和状态耦合故障321

11.4 功能测试方法321

11.4.1 March测试算法321

11.4.2 March-C算法322

11.4.3 MATS＋算法322

11.4.4 其他的March测试322

11.5 MBIST方法323

11.5.1 简单的March MBIST323

11.5.2 March-C MBIST计数-排序器328

11.5.3 干扰MBIST331

11.6 小结332

附录A 在协议感知自动测试设备上使用HDL333

附录B PLI测试应用的门级组件336

附录C 编程语言接口测试工具338

附录D IEEE 1149.1标准边界扫描的Verilog描述343

附录E 边界扫描IEEE 1149.1标准虚拟测试机349

附录F 由RTL综合生成的门级网表（NetlistGen）359

参考书目362