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第1章　可编程逻辑器件1

1.1　可编程逻辑器件（PLD）基本结构1

1.1.1　可编程逻辑器件概述1

1.1.2　可编程逻辑器件基本结构1

1.1.3　可编程逻辑器件编程技术6

1.2　PAL和GAL器件8

1.2.1　PAL器件的基本结构8

1.2.2　GAL器件的基本结构8

1.3　CPLD基本结构9

1.3.1　Xilinx公司XC7300系列器件结构10

1.3.2　Altera公司MAX7000系列器件结构11

1.3.3 Altera公司FLEX10K系列器件结构12

1.4　FPGA基本结构13

本章小结16

习题17

第2章 Quartus Ⅱ软件基本设计流程18

2.1　可编程逻辑器件设计流程18

2.2　硬件描述语言逻辑设计流程20

2.2.1　建立新工程20

2.2.2　建立硬件描述语言逻辑设计源文件21

2.2.3　编译器选项设置22

2.2.4　器件引脚配置24

2.2.5　设计编译25

2.2.6　查看编译后结果27

2.2.7　逻辑功能仿真分析30

2.2.8　时序分析33

2.2.9　器件编程34

2.2.10　硬件描述语言逻辑设计流程实训题目36

2.3　原理图逻辑设计流程37

2.3.1　建立新工程37

2.3.2　创建新原理图文件38

2.3.3　放置元器件符号38

2.3.4　定义输入和输出引线40

2.3.5　逻辑符号之间的连接40

2.3.6　建立默认逻辑符号42

2.3.7　原理图逻辑设计流程实训题目42

本章小结43

第3章 VHDL硬件描述语言初阶44

3.1　VHDL基本结构44

3.1.1　VHDL最小结构44

3.1.2　VHDL基本结构45

3.1.3　VHDL基本语句46

3.2 VHDL语言数据类型及运算操作符49

3.2.1　VHDL数据对象49

3.2.2　VHDL基本数据类型52

3.2.3　VHDL预定义属性64

3.2.4　VHDL逻辑运算符67

3.2.5　VHDL关系运算符68

3.2.6　VHDL算术运算符69

3.2.7 VHDL并置运算符70

3.2.8　VHDL符号运算符70

3.2.9　VHDL省略赋值操作符71

3.2.10　VHDL并列符71

3.3　VHDL顺序处理语句72

3.3.1　信号代入语句72

3.3.2　变量赋值语句74

3.3.3　case语句75

3.3.4　if语句77

3.3.5　loop语句78

3.3.6　next语句80

3.3.7　exit语句81

3.3.8　wait语句82

3.3.9　null语句83

3.4　VHDL并行处理语句83

3.4.1　进程（process）语句83

3.4.2　并发信号代入语句85

3.4.3　条件信号代入语句85

3.4.4　选择信号代入语句86

3.4.5　块（block）语句87

3.4.6　元件声明／元件例化（component）语句88

3.4.7　生成（generate）语句91

3.5　VHDL库和程序包93

3.5.1 VHDL库93

3.5.2　VHDL程序包93

3.6　VHDL子程序95

3.6.1 函数语句95

3.6.2　过程语句96

3.7　组合逻辑电路设计示例98

3.7.1　逻辑门电路设计示例98

3.7.2　编码器设计示例99

3.7.3　译码器设计示例101

3.7.4　数据选择器设计示例103

3.7.5　运算器设计示例104

3.7.6　奇偶校验电路设计示例105

3.8　时序逻辑电路设计示例106

3.8.1　基本触发器示例106

3.8.2　寄存器示例107

3.8.3　计数器示例108

3.8.4　序列信号发生器示例110

本章小结111

习题112

第4章　硬件描述语言逻辑设计进阶118

4.1　状态机设计118

4.1.1　Moore型状态机设计方法118

4.1.2　Mealy型状态机设计方法120

4.1.3　MDS图设计方法122

4.1.4　ASM图设计方法125

4.2　硬件描述语言层次化设计128

4.2.1　“自上而下”层次化设计概述128

4.2.2　VHDL层次化设计方法129

本章小结131

习题132

第5章 Quartus Ⅱ软件混合设计流程133

5.1 LPM参数化宏模块逻辑设计流程133

5.1.1　建立新工程133

5.1.2　创建加法器宏模块符号134

5.1.3　创建减法器宏模块符号136

5.1.4　创建乘法器宏模块符号136

5.1.5　创建除法器宏模块符号137

5.1.6　创建数据选择器宏模块符号137

5.1.7　顶层逻辑设计138

5.1.8　LPM参数化宏模块逻辑设计流程实训题目138

5.2　层次化设计流程140

5.2.1　建立新工程141

5.2.2　创建4位加法器模块符号141

5.2.3　创建4位减法器模块符号142

5.2.4　创建2选1数据选择器模块符号142

5.2.5　创建七段显示译码器模块符号144

5.2.6　顶层逻辑设计144

5.2.7　层次逻辑设计浏览147

5.2.8　层次化设计流程实训题目147

5.3　存储器逻辑设计流程148

5.3.1　建立新工程148

5.3.2　创建存储器初始化文件148

5.3.3　创建存储器模块符号149

5.3.4　创建正弦波信号发生器原理图150

5.3.5 正弦波信号发生器逻辑功能仿真151

5.3.6　使用嵌入式逻辑分析仪SignalTap Ⅱ152

5.3.7　使用在系统嵌入式寄存器数据编辑器156

5.3.8　移出嵌入式逻辑分析仪SignalTap Ⅱ160

5.3.9　存储器逻辑设计流程实训题目160

5.4 嵌入式锁相环PLL模块设计流程161

5.4.1　建立新工程161

5.4.2　创建锁相环PLL模块161

5.4.3　锁相环分频输出时序仿真164

5.4.4　嵌入式锁相环PLL模块设计流程实训题目165

本章小结165

第6章　Nios Ⅱ嵌入式系统软硬件设计流程166

6.1　典型Nios Ⅱ嵌入式系统开发流程166

6.2　生成可调试的Nios Ⅱ系统167

6.3　生成Nios Ⅱ系统顶层原理图173

6.4　Nios Ⅱ系统下载175

6.5　Nios Ⅱ系统软件编写177

6.6　Nios Ⅱ系统软件调试183

6.7　Nios Ⅱ嵌入式系统开发流程实训题目186

本章小结187

第7章 数字系统设计实训188

7.1　数字系统设计实训1188

7.1.1　数字钟系统总体设计188

7.1.2　数字钟系统底层模块设计流程191

7.1.3　数字钟系统中层模块设计流程204

7.1.4　数字钟系统顶层模块设计流程212

7.1.5　数字钟系统顶层模块层次结构与设计下载验证214

7.1.6　数字钟实训题目216

7.2　数字系统设计实训2217

7.2.1 可调低频正弦波信号发生器总体设计217

7.2.2 可调低频正弦波信号发生器底层模块设计流程220

7.2.3 可调低频正弦波信号发生器顶层模块设计流程227

7.2.4　可调低频正弦波信号发生器设计验证228

7.2.5 可调低频正弦波信号发生器设计实训题目231

7.3　数字系统设计实训3231

7.3.1 Nios Ⅱ嵌入式软核基本硬件环境的建立231

7.3.2　Nios Ⅱ嵌入式系统软件开发240

本章小结243

参考书目245