图书介绍
可编程逻辑器件和EDA设计技术PDF|Epub|txt|kindle电子书版本网盘下载
- 姜雪松等编著 著
- 出版社： 北京：机械工业出版社
- ISBN：7111173147
- 出版时间：2006
- 标注页数：368页
- 文件大小：30MB
- 文件页数：380页
- 主题词：可编程逻辑器件；电子电路－电路设计：计算机辅助设计
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图书目录
目录1
丛书序1
前言1
第1章 可编程逻辑器件和EDA设计技术1
1.1 可编程逻辑器件1
1.1.1 可编程逻辑器件的发展1
1.1.2 可编程逻辑器件的分类3
1.2 EDA设计技术8
1.2.1 EDA设计技术的发展历史9
1.2.2 EDA设计技术的基本特征10
1.2.3 EDA设计技术的工具11
1.2.4 EDA设计技术的发展趋势14
第2章 可编程逻辑器件的基本原理15
2.1 可编程逻辑器件的基本结构15
2.2 简单的可编程逻辑器件16
2.2.1 可编程只读存储器（PROM）17
2.2.2 可编程逻辑阵列（PLA）18
2.2.3 可编程阵列逻辑（PAL）21
2.2.4 通用阵列逻辑（GAL）24
2.3 可编程逻辑器件：EPLD和CPLD30
2.3.1 可擦除的可编程逻辑器件（EPLD）30
2.3.2 复杂的可编程逻辑器件（CPLD）34
2.4 现场可编程门阵列（FPGA）41
2.4.1 查找表结构42
2.4.2 多路开关结构43
2.4.3 多级与非门结构44
3.1 XC9500系列CPLD的结构原理45
第3章 Xilinx公司可编程逻辑器件的结构原理45
3.1.1 XC9500系列CPLD的结构框图46
3.1.2 XC9500系列CPLD的基本单元47
3.1.3 XC9500系列CPLD的其他特性54
3.1.4 XC9500系列CPLD的时序模型56
3.2 CoolRunner XPLA3系列CPLD的结构原理57
3.2.1 CoolRunnerXPLA3系列CPLD的结构框图59
3.2.2 CoolRunner XPLA3系列CPLD的基本单元59
3.2.3 CoolRunner XPLA3系列CPLD的时序模型64
3.3 CoolRunner-Ⅱ系列CPLD的结构原理65
3.3.2 CoolRunner-Ⅱ系列CPLD的基本单元67
3.3.1 CoolRunner-Ⅱ系列CPLD的结构框图67
3.3.3 CoolRunner-Ⅱ系列CPLD的时序模型70
3.4 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的结构原理71
3.4.1 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的结构框图73
3.4.2 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的组成部分74
3.4.3 延迟锁相环的应用81
3.4.4 块状RAM的应用86
3.5 Virtex-Ⅱ系列FPGA的结构原理91
3.5.1 Virtex-Ⅱ系列FPGA的结构框图92
3.5.2 Virtex-Ⅱ系列FPGA的组成部分93
第4章 VHDL设计方法102
4.1 VHDL概述102
4.2 VHDL程序的结构103
4.2.1 实体说明103
4.2.2 结构体104
4.2.3 库和程序包107
4.2.4 配置108
4.3 VHDL程序的元素110
4.3.1 数据对象110
4.3.2 数据类型112
4.3.3 运算操作符116
4.4 VHDL程序的描述语句119
4.4.1 并行描述语句120
4.4.2 顺序描述语句126
第5章 EDA开发工具——MAX+plusⅡ135
5.1 MAX+plusⅡ开发工具简介135
5.1.1 MAX+plusⅡ开发工具的特点135
5.1.2 MAX+plusⅡ对系统的配置要求136
5.1.3 MAX+plusⅡ的安装和卸载137
5.1.4 MAX+plusⅡ的功能模块142
5.2 MAX+plusⅡ的设计输入144
5.2.1 原理图设计输入145
5.2.2 文本设计输入150
5.3 MAX+plusⅡ的设计编译153
5.3.1 可编程逻辑器件的设置153
5.3.2 设计项目的编译操作156
5.4 MAX+plusⅡ的设计校验158
5.4.1 设计的仿真分析158
5.4.2 设计的定时分析164
5.5 MAX+plusⅡ的器件编程165
第6章 EDA开发工具——ISE167
6.1 设计开始168
6.1.1 软件的安装168
6.1.2 运行ISE软件171
6.1.3 使用在线帮助176
6.2 VHDL的设计输入177
6.2.1 创建一个新的项目177
6.2.2 使用Architecture Wizard来创建一个DCM模块178
6.2.3 DCM模块的声明和例化181
6.2.4 元器件设计182
6.2.5 使用PACE创建管脚和面积约束182
6.3 添加时序约束185
6.4 仿真行为模型188
6.5 使用ModelSim进行行为仿真190
6.5.1 行为仿真190
6.5.2 布局布线后的仿真191
6.6 原理图方式的设计输入191
6.6.1 创建生成一个原理图符号191
6.6.3 例化VHDL模块192
6.6.2 创建一个新的顶层原理图192
6.6.4 原理图中连线193
6.6.5 为连线添加网络名193
6.6.6 为总线添加网络名195
6.6.7 添加输入／输出管脚标记195
6.7 设计输入（FSM状态机输入）196
6.7.1 状态机的建立和产生VHDL代码197
6.7.2 设计的功能仿真并产生测试平台202
7.1 概述205
第7章 CPLD/FPGA的边界扫描与下载方式205
7.2 边界扫描测试206
7.2.1 边界扫描测试的结构206
7.2.2 测试逻辑的控制212
7.2.3 边界扫描测试的应用214
7.2.4 设计举例220
7.3 Xilinx器件的下载223
7.3.1 Xilinx器件的下载电缆223
7.3.2 Xilinx器件的下载方式227
8.1.2 双向传输的接口特性231
8.1.1 I2C总线的基本结构231
8.1 I2C总线的结构231
第8章 I2C总线的设计231
8.1.3 I2C总线上的时钟信号232
8.1.4 总线竞争的仲裁232
8.2 I2C总线的具体实现233
8.2.1 原理框图233
8.2.2 接口信号说明234
8.2.3 I2C总线设计的详细框图234
8.2.4 微处理器接口模块235
8.2.5 I2C模块说明237
8.3 程序说明240
8.3.1 顶层程序说明240
8.3.2 I2C-CONTROL.VHD程序说明246
8.3.3 移位模块程序说明（SHIFT.VHD）264
8.3.4 计数器模块说明（UPCNT4.VHD）265
8.3.5 微处理器接口模块（UC_INTERFACE.VHD）266
第9章 DDR SDRAM接口控制器274
9.1 概述274
9.2 设计要点275
9.3 顶层程序模块277
9.4 时钟模块282
9.5 控制模块说明290
9.5.1 控制模块概述290
9.5.2 内存初始化293
9.5.3 DDR SDRAM控制器的主状态机说明294
9.5.4 内存访问294
9.5.5 程序说明294
9.6 数据通道模块320
9.6.1 写数据通道322
9.6.3 程序说明323
9.6.2 读数据通道323
9.6.4 V2_DDR_IOB_8.VHD程序说明331
9.6.5 V2_DDR_IOB.VHD模块说明335
9.6.6 SYNC_DQS2CLK_DRAM.VHD模块说明339
9.6.7 RAM_8D.VHD模块347
9.6.8 RAM_8D_1.VHD模块351
9.7 DQS选通模块355
9.8 测试平台360
参考文献368