集成电路设计制造中EDA工具实用教程PDF|Epub|txt|kindle电子书版本网盘下载

集成电路设计制造中EDA工具实用教程PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第一部分 半导体工艺／半导体器件TCAD仿真工具及使用第1章 半导体工艺仿真工具TSUPREM-43

1.1 TSUPREM-4基本命令介绍3

1.1.1 符号及变量说明3

1.1.2 命令类型4

1.1.3 常用命令的基本格式与用法4

1.2 双极晶体管结构的一维仿真示例18

1.2.1 TSUPREM-4输入文件的顺序18

1.2.2 初始有源区仿真19

1.2.3 网格生成20

1.2.4 模型选择20

1.2.5 工艺步骤20

1.2.6 保存结构21

1.2.7 绘制结果21

1.2.8 打印层信息23

1.2.9 完成有源区仿真23

1.2.10 最终结果25

第2章 半导体器件仿真工具MEDICI26

2.1 器件仿真工具MEDICI简介26

2.1.1 MEDICI的特性26

2.1.2 MEDICI的语法概览27

2.2 教学实例1——NMOS器件仿真28

2.3 教学实例2——NPN三极管仿真38

第3章 工艺及器件仿真工具ISE-TCAD45

3.1 工艺仿真工具DIOS45

3.1.1 关于DIOS45

3.1.2 各种命令说明46

3.1.3 实例说明49

3.2 器件描述工具MDRAW56

3.2.1 关于MDRAW56

3.2.2 MDRAW的边界编辑57

3.2.3 掺杂和优化编辑68

3.2.4 MDRAW软件基本使用流程74

3.3 器件仿真工具DESSIS79

3.3.1 关于DESSIS79

3.3.2 设计实例82

3.3.3 混合模式仿真84

3.3.4 主要模型简介87

3.3.5 小信号AC分析93

第4章 工艺及器件仿真工具SILVACO-TCAD96

4.1 使用ATHENA的NMOS工艺仿真96

4.1.1 概述96

4.1.2 创建一个初始结构96

4.1.3 定义初始衬底99

4.1.4 运行ATHENA并且绘图99

4.1.5 栅极氧化101

4.1.6 提取栅极氧化层的厚度101

4.1.7 栅氧厚度的最优化102

4.1.8 完成离子注入106

4.1.9 在TONYPLOT中分析硼掺杂特性107

4.1.10 多晶硅栅的淀积109

4.1.11 简单几何刻蚀109

4.1.12 多晶硅氧化111

4.1.13 多晶硅掺杂112

4.1.14 隔离氧化层淀积114

4.1.15 侧墙氧化隔离的形成114

4.1.16 源／漏极注入和退火115

4.1.17 金属的淀积118

4.1.18 获取器件参数120

4.1.19 半个NMOS结构的镜像121

4.1.20 电极的确定122

4.1.21 保存ATHENA结构文件123

4.2 使用ATLAS的NMOS器件仿真124

4.2.1 ATLAS概述124

4.2.2 NMOS结构的ATLAS仿真126

4.2.3 创建ATLAS输入文档126

4.2.4 模型命令组126

4.2.5 数字求解方法命令组129

4.2.6 解决方案命令组130

第5章 设计实例——用TCAD软件对ESD防护器件的设计验证140

5.1 利用TCAD软件仿真ESD防护器件的总体流程140

5.1.1 半导体工艺级仿真流程140

5.1.2 从工艺级仿真向器件级仿真的过渡流程143

5.1.3 半导体器件级仿真流程144

5.2 其他TCAD仿真工具仿真流程简介148

5.3　ESD仿真验证中的瞬态仿真和静态仿真简介154

5.4 利用TCAD对ESD防护器件综合性能评估实例155

5.4.1　TCAD评估基本设置156

5.4.2　有效性评估156

5.4.3　敏捷性评估156

5.4.4　鲁棒性评估157

5.4.5　透明性评估161

5.4.6　ESD总体评估162

第二部分　模拟集成电路设计工具及使用166

第6章　电路仿真工具软件166

6.1 Cadence电路仿真工具包166

6.1.1　Cadence设计环境简介166

6.1.2 电路图输入工具Virtuoso Schematic Composer169

6.1.3　仿真环境工具Analog Design Environment170

6.1.4　仿真结果的显示以及处理173

6.1.5　建立子模块174

6.1.6 示例（D触发器）175

6.2 Hspice的使用179

6.2.1 Hspice简介179

6.2.2 ＊.sp文件的生成179

6.2.3　Hspice的运行与仿真180

6.3 Spectre-Verilog混合信号仿真182

6.3.1　Spectre-Verilog仿真简介182

6.3.2　创建模拟模块182

6.3.3　创建数字模块183

6.3.4　设置仿真配置文件184

6.3.5　设置和检查模块划分186

6.3.6　设置数模接口187

6.3.7　设置仿真菜单及仿真结果188

第7章　设计实例——基准源、噪声、开关电容设计及验证189

7.1 电压基准源设计189

7.1.1 电压基准源简介189

7.1.2 电压基准源分类189

7.1.3 实现带隙基准源的原理190

7.1.4　基准源启动电路192

7.1.5　基准源噪声193

7.1.6　基准源输出驱动194

7.1.7　基准源计算机仿真194

7.1.8　基准源的版图设计198

7.2 CMOS集成电路噪声分析及仿真199

7.2.1　噪声类型200

7.2.2　噪声分析方法202

7.2.3　Cadence噪声仿真步骤203

7.3 开关电容电路仿真205

7.3.1 开关电容电路背景知识205

7.3.2 开关电容电路的精度208

7.3.3　使用双相无交叠时钟的开关电容电路的分析方法208

7.3.4 开关电容电路的Cadence仿真方法210

7.3.5 开关电容电路Cadence仿真方法的验证213

第8章　版图绘制及Virtuoso工具软件217

8.1 典型CMOS工艺流程简介217

8.2　Design Rule简介221

8.3 Virtuoso软件简介及使用223

8.3.1　Virtuoso软件启用223

8.3.2 Virtuoso下快捷键的使用226

8.3.3　反相器绘制举例（0.6μm工艺）228

8.4 版图设计中的相关主题230

8.4.1　天线效应230

8.4.2　Dummy的设计231

8.4.3　Guard Ring的设计233

8.4.4　Match的设计234

第9章　版图验证与后仿真236

9.1　版图验证和后仿真简介236

9.2 DIVA验证工具237

9.2.1 Diva DRC规则文件237

9.2.2　Diva版图提取文件240

9.2.3 LVS文件的介绍241

9.2.4　寄生参数提取文件241

9.2.5　Diva的使用242

9.3 CALIBRE验证工具247

9.3.1 Calibre规则文件249

9.3.2　Calibre的用法250

第10章　DIVA规则文件的详细说明253

10.1 完整的Diva DRC Extract LVS规则文件253

10.1.1 Diva DRC规则文件253

10.1.2 Diva Extract规则文件255

10.1.3 Diva LVS规则文件256

10.2 DIVA层次处理语句的图文解释257

10.2.1　逻辑命令257

10.2.2　关系命令259

10.2.3　选择命令263

10.2.4　尺寸命令265

10.2.5　层生成命令267

10.2.6　存储命令267

10.3 DIVA中DRC和寄生参数提取语句268

10.3.1　Diva DRC语句268

10.3.2　Diva寄生元件提取语句271

第三部分　数字集成电路设计工具及使用275

第11章　系统级仿真与MATLAB275

11.1 MATLAB简介275

11.2 MATLAB的TOOLBOXES276

11.2.1　数字信号处理276

11.2.2　滤波器设计276

11.2.3　Link For ModelSim277

11.3 MATLAB的编程282

11.4 SIMULINK仿真基础283

11.4.1　Simulink简介283

11.4.2　Simulink的模块284

11.4.3　Simulink仿真参数的设定284

11.4.4 Simulink系统仿真的简单实例285

第12章　数字电路设计与Verilog291

12.1 HDL设计方法学简介291

12.1.1　数字电路设计方法291

12.1.2　硬件描述语言291

12.1.3　设计方法学292

12.1.4　Verilog HDL简介292

12.2 Verilog HDL建模概述294

12.2.1 模块294

12.2.2 时延296

12.2.3 三种建模方式297

12.3 Verilog HDL基本语法300

12.3.1 标识符300

12.3.2 注释301

12.3.3 格式301

12.3.4 数字值集合301

12.3.5 数据类型303

12.3.6 运算符和表达式304

12.3.7 条件语句308

12.3.8 case语句309

12.4 结构建模310

12.4.1 模块定义310

12.4.2 模块端口311

12.4.3 实例化语句311

12.5 数据流建模313

12.5.1 连续赋值语句313

12.5.2 阻塞赋值语句314

12.5.3 非阻塞赋值语句315

12.5.4 数据流建模具体实例316

12.6 行为建模316

12.6.1 简介316

12.6.2 顺序语句块317

12.6.3 过程赋值语句317

12.7 可综合设计319

12.7.1 设计准则319

12.7.2 进程划分准则319

12.7.3 可综合子集320

12.7.4 可综合设计中的组合电路设计320

12.7.5 可综合设计中的时序电路设计320

第13章 硬件描述语言的软件仿真与FPGA硬件验证321

13.1 Modelsim的使用321

13.1.1 Modelsim的启动321

13.1.2 Modelsim仿真流程322

13.1.3 编译工艺资源库324

13.1.4 调试debug325

13.1.5 Modelsim仿真小结326

13.2 NC-Verilog的使用326

13.2.1 ncvlog327

13.2.2 ncelab329

13.2.3 ncsim331

13.2.4 NC-Verilog仿真小结332

13.3 用DEBUSSY调试仿真结果332

13.4 HDL仿真总结334

13.5 FPGA硬件验证334

13.5.1 FPGA基本组成334

13.5.2 FPGA设计流程336

13.5.3 FPGA设计总结339

第14章 逻辑综合与Design Compiler341

14.1 逻辑综合综述341

14.2 用Design Compiler综合电路342

14.2.1 Design Analyzer的启动343

14.2.2 设计读入344

14.2.3 链接（link）347

14.2.4 实例唯一化（uniquify）348

14.2.5 设计环境350

14.2.6 设计约束355

14.2.7 设计的逻辑综合361

14.2.8 逻辑综合结果的分析363

14.2.9 逻辑综合结果保存365

14.2.10 时序文件的导出365

14.3 Synplify的使用方法367

14.3.1 Synplify概述368

14.3.2 Synplify设计流程368

14.3.3 synplify文件类型总结371

14.4 逻辑综合总结371

第15章 基于SE软件的布局布线和时序验证372

15.1 一些概念及文件的准备373

15.1.1 LEF（Library Exchange Format）文件373

15.1.2 网表文件373

15.1.3 TLF（Timing Library Format）文件373

15.1.4 GCF（General Constraint Format）文件373

15.1.5 PAD位置描述文件．ioc373

15.1.6 DEF（Design Exchange Format）网表373

15.2 SE使用流程374

15.2.1 文件的导入375

15.2.2 芯片形状、面积的确定375

15.2.3 Place Block376

15.2.4 Place IO376

15.2.5 Plan Power377

15.2.6 Place Cell378

15.2.7 Clock Tree Generate378

15.2.8 Connect Ring380

15.2.9 布线381

15.2.10 寄生参数提取381

15.2.11 静态时序分析382

15.2.12 布线后优化383

15.2.13 版图的验证386

15.2.14 导出GDSⅡ文件386

15.2.15 导出Verilog网表和SDF文件386

第16章 基于Encounter软件的布局布线和时序验证389

16.1 Encounter简介389

16.2 设计的布局390

16.2.1 设计的导入390

16.2.2 芯片的布局（Floorplan）393

16.2.3 标准单元放置（Place）400

16.2.4 时钟树综合（Clock Tree Synthesis）401

16.3 设计的布线406

16.3.1 全局布线（Wroute）406

16.3.2 规则检查（Verify connectivity and geometry）407

16.4 设计的时序分析410

16.4.1 提取寄生参数（Extract RC）410

16.4.2 计算时延（Calculate Delay）410

16.4.3 时序分析（Setup and hold time slack analysis）411

16.5 设计的版图处理412

16.5.1 导出GDSⅡ文件412

16.5.2 版图的DRC和LVS412

第17章 可测性设计及DFT软件使用417

17.1 DFT基础417

17.1.1 测试417

17.1.2 DFT(Design for Test)417

17.1.3 故障模型417

17.1.4 ATPG(Automatic test pattern generator)419

17.1.5 DFT的常用方法419

17.2 使用DFTC进行可测性设计421

17.2.1 Synopsys的DFT流程421

17.2.2 DFT扫描链插入423

17.3 使用TetraMAX进行ATPG生成425

17.3.1 TetraMAX的图形界面426

17.3.2 TetraMAX的基本流程427

17.3.3 ATPG测试向量生成427

17.4 DFT设计实例429

17.4.1 设计代码编写429

17.4.2 综合并插入扫描链的过程431

17.4.3 ATPG自动测试矢量生成434

参考文献440